пошук книг
книги
Підтримати
Увійти
Увійти
авторизованим користувачам доступні:
персональні рекомедації
Telegram бот
історія завантажувань
надіслати на Email чи Kindle
управління добірками
зберігання у вибране
Особисте
Запити на книги
Вивчення
Z-Recommend
Перелік книг
Найпопулярніші
Категорії
Участь
Підтримати
Завантаження
Litera Library
Пожертвувати паперові книги
Додати паперові книги
Search paper books
Мій LITERA Point
Пошук ключових слів
Main
Пошук ключових слів
search
1
Digital VLSI Chip Design with Cadence and Synopsys CAD Tools
Erik Brunvand
figure
verilog
library
draft
simulation
schematic
values
layout
output
timing
analog
index_1
input
circuit
index_2
cadence
select
synthesis
dialog
shown
standard
libraries
script
transistor
september
simulator
delay_template_5x5
clock
routing
delay
tools
behavioral
command
core
encounter
synopsys
views
composer
vdd
directory
extracted
inverter
transistors
clr
soc
generate
clk
spectre
gate
virtuoso
Рік:
2006
Мова:
english
Файл:
PDF, 12.82 MB
Ваші теги:
0
/
0
english, 2006
2
集成电路静态时序分析与建模
刘峰
延
析
钟
辑
逻
噪
扰
弧
载
path
串
驱
符
减
verbose
get_attribute
index_1
resource
www.hzcourse.com
echo
readbook
库
openresources
teach_ebook
index_2
values
互
芯
info
uncompressed
oebps
ccs
沿
赋
播
介
优
免
循
绍
expr
tcl
捕
耗
迟
timing
clock
射
网
clk
Мова:
chinese
Файл:
PDF, 24.42 MB
Ваші теги:
5.0
/
5.0
chinese
1
Перейдіть за
цим посиланням
або знайдіть бот "@BotFather" в Telegram
2
Надішліть команду /newbot
3
Вкажіть ім'я для вашого боту
4
Вкажіть ім'я користувача боту
5
Скопіюйте останнє повідомлення від BotFather та вставте його сюди
×
×